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实战篇:sdram+fifo调试

本片主要总结SDRAM的FIFO优化仿真中出现的问题及解析。

针对下图的疑问点:

1.图中第一处,SDRAM的数据线在写FIFO往SDRAM写的过程中位高阻态,但实际应该是wr_data才对。为何?

在代码中,关于DQ以及ADDR的PIN定义没有位宽,更改后显示正常。

2. 图中第二处,rd_data在读FIFO从SDRAM中读数据,但这个过程实际上只是SDRAM写的状态,不应该有数据才对。为何?

因为rd_data在代码中直接赋值位dq,而dq是在写有效时写入的数据,所以在写阶段:rd_data=wr_data;

assign Dq=wr_data_valid? wr_data:16'bz;
assign rd_data_done=(rd_cnt==rd_END_TIME)?1'b1:1'b0;
assign rd_data=Dq;

3. 图中在rd_data=dq时,读数据有效和读数据结束的时间于设计不符,rd_data_valid应该在done之前,为何?

看波形,rd_data_valid 和wr_data_valid的波形相差不大,查看代码发现,rd_data_valid生成的判断时种条件位写过程的,因此出错。

4. 异常现象:在fifo从sdram读数据时,dq数据线上时高阻态,没办法将读的数据赋值位rd_data,这种设计存在不合理性吧?

按理说在总线不是输入的情况下为高阻太,不会影响数据的读取,读取时,总线以及rd_data应该均有值,且网上看到的例程仿真结果也确实如此。但为何我的代码仿真出来在读取时总线和rd_data上都没有值,我好困惑,究竟哪里的代码有问题???????????

设计没有问题,如下,在FPGA输出时为数据,其余时为高阻态,但是又数据输入时,可以读出数据。仿真出现在输入rd_data时,由于仿真文件,接口定义错误,导致输入没有读出数据。详见第5点。

assign Dq=wr_data_valid? wr_data: 16'bz;
assign rd_data= Dq;
assign Dqm=2'b00;

网上经验:在内部模块最好不要出现 inout,如果确实需要,那么用两个 port 实现,到顶层的时候再用三态实现。理由是:在非顶层模块用双向口的话,该双向口必然有它的上层跟它相连。既然是双向口,则上层至少有一个输入口和一个输出口联到该双向口上,则发生两个内部输出单元连接到一起的情况出现,这样在综合时往往会出错。

5. 异常现象:初始化结束后立马开始读,但是没有输入读的地址,cabbr为Z。

观察波形,发现dqm为Z,可是程序中给得是2'b00。为何?????    原因:仿真文件接口连线定义错误

检查代码,发现sdr模块的接口命名和sdram_ctrl模块没有对应上,也就是如下图圈出的部分,命名不一致。这也就解释了为什么往sdram中写的时候dq有数据,而读的时候没有数据,因为压根就没有将正确的命名发给adr模块。

修改后仿真结果如下:还存在两个问题,

一是读地址为0时,并没有读;原因,testbench中,读写数据开始时地址+SC_BL,所以从8开始。

二是dq总线的前面8位为xx,以至于没办法转为10进制观看。   原因同上,连个模块的连线sdram_dqm没有在模块中定义。修改后正常显示。

 

6. 读的列地址不对,看波形发现读是从初始化结束后立马开始的读,而此时SDRAM中还没有数据,因此读不到数据,但是每一个读结束读的地址都会加1。

7. 异常现象:主要又两点,

一是初始化结束后接着开始读sdram,但是前两次的首地址都是0,第三次才变成8,第四次直接变成24,之后的32,40正常。但很明显前三次的地址错的。

二是,输入到sdram_ctrl模块的caddr一直显示高阻态。为何?????????????没找到原因,不过不影响数据的读取,在top模块以及sdram_addr中列地址时正确的。

8. 读写初始和最大地址的设置,地址差必须为8的倍数,不然没办法完成判断。如下所示:

	.wr_addr(0),
	.wr_max_addr(120),  //Must be a multiple of 8

if(wr_sdram_addr==wr_max_addr-SC_BL) wr_sdram_addr<=wr_addr;
			else wr_sdram_addr<=wr_sdram_addr+SC_BL;

9. 在代码设计中,读数据最好是在SDRAM中已写入后再进行。

以上,调试基本完成,在写代码时尤其需要注意接口、连续的位宽以及命名不能有错,或者模块读取不到,也有可能乱码。

 

 

 

 

 


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